?6ES7392-1AJ00-0AA0再同步
讀周期中,從?6ES7392-1AJ00-0AA0來的數(shù)據(jù)信號首先通過延遲后的DQS鎖存到DDR觸發(fā)器中。為了在FPGA內(nèi)部能夠使用該數(shù)據(jù),還要將其同步到FPGA內(nèi)部的時鐘域上,這個過程稱為再同步(resynchronization)。如圖4所示,對于前一級DQS延遲后的信號鎖存的數(shù)據(jù)再通過clk-90同步之后才送到內(nèi)部數(shù)據(jù)總線上。 在寫周期中,DQS與DQ必須是中心對齊的(centerahgn)。我們用clk_90時鐘觸發(fā)的DDR觸發(fā)器產(chǎn)生DQS信號,因此,為了滿足時序要求,從內(nèi)部來的數(shù)據(jù)通過clk_90時鐘鎖存后再由clk觸發(fā)的DDR觸發(fā)器將其輸出,從而保證DQs與DQ是中心對齊的。
4 ?6ES7392-1AJ00-0AA0控制器的實現(xiàn) 該控制器針對16位寬512 Mb的DDR SDRAM設(shè)計,在Altera公司的Quartus II4.2環(huán)境中采用Cyclone系列的EPlC6Q2410C6來實現(xiàn),總共使用了729個邏輯單元,占FPGA可編程邏輯資源的12%,此外還使用了1個鎖相環(huán)(PLL)。zui后,在Modelsim5.8中對整個工程進(jìn)行布局一布線后仿真(Post-P1ace&RouteSimulation),采用的模型為Micron公司的512 Mb的DDR SDRAMMT46V32M16的仿真模型,時鐘為133 MHz,圖2是控制器讀取DDR SDRAM的時序仿真波形?!?/span>
5 結(jié) 論 本文給出了一種通過?6ES7392-1AJ00-0AA0控制將DDR SDRAM應(yīng)用在嵌入式系統(tǒng)中的方法。設(shè)計中采用Altera公司性價比較高的Cyclone系列FPGA,并充分利用片內(nèi)提供的鎖相環(huán)、DDR觸發(fā)器以及DQS延遲鏈等硬件資源,占用的邏輯資源少。該設(shè)計可以很容易地移植到Altera公司其他系列的FPGA上,經(jīng)過適當(dāng)?shù)男薷倪€可以用來控制64位寬的DIMM型的DDR SDRAM,因此可以很好地應(yīng)用在需求高速度、大容量存儲器的場合中。
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