北京多晶電子科技有限公司
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ADS41B25 12 位 125MSPS 緩沖低功耗 ADC更新:2022-12-30 10:03:13點擊:產(chǎn)品品牌TI(德州儀器)產(chǎn)品型號ADS41B25產(chǎn)品描述ADS41B25 作為 ADS4xxx 模數(shù)轉(zhuǎn)換器 (ADC) 系列成員,采用集成模擬輸入緩沖器。 該器件運用創(chuàng)新的設(shè)計技術(shù)以實現(xiàn)高動態(tài)性能,且功耗極低...PDF下載 詢價 申請樣品
描述
ADS41B25 作為 ADS4xxx 模數(shù)轉(zhuǎn)換器 (ADC) 系列成員,采用集成模擬輸入緩沖器。 該器件運用創(chuàng)新的設(shè)計技術(shù)以實現(xiàn)高動態(tài)性能,且功耗極低 。 其模擬輸入引腳采用緩沖器,具有跨寬頻率范圍的恒量性能和輸入阻抗優(yōu)勢。 這類器件非常適合于 PA l線性化等多載波、大帶寬通信應(yīng)用。
ADS41B25 具有數(shù)字增益和偏移校正等功能。 該增益選項可用于在較低的滿量程輸入范圍 (特別是高輸入頻率條件)下改善 SFDR 性能。 集成的 dc 偏移校正環(huán)路可用于評估和消除 ADC 偏移。 在較低的采樣速率條件下, ADC 的操作功耗將自動減低,而沒有性能損失。
該器件支持雙數(shù)據(jù)速率 (DDR) 、低電壓差動信號 (LVDS) 和 CMOS 數(shù)字輸出接口。 DDR LVDS 接口( 500MBPS)的低數(shù)據(jù)速率實現(xiàn)了對基于現(xiàn)場可編程門陣列 (FPGA) 的低成本接收器的采用。 該器件具有可用于進(jìn)一步降低功耗的低擺幅 LVDS 模式。 可提高 LVDS 輸出緩沖器的強度來支持 50Ω 差分終端電阻。
器件采用緊湊型 QFN-48 封裝,而且其技術(shù)規(guī)格是針對工業(yè)溫度范圍(–40°C 至 +85°C)擬訂的。
特性
Ø 分辨率:12 位 125MSPS
Ø 集成高阻抗
模擬輸入緩沖器:
Ø dc 輸入電容:3.5pF
Ø dc 輸入電阻:10kΩ
Ø 采樣速率:125MSPS
Ø 低功耗:
Ø 1.8V 模擬功耗:114mW
Ø 3.3V 緩沖功耗:96mW
Ø I/O 功耗:100mW (DDR LVDS)
Ø 高動態(tài)性能:
Ø SNR: 68.3dBFS (170MHz 時)
Ø SFDR: 87dBc(170MHz 時)
Ø 輸出接口:
Ø 支持可編程擺幅和強度的雙倍數(shù)據(jù)速率 (DDR) LVDS:
Ø 標(biāo)準(zhǔn)擺幅:350mV
Ø 低擺幅:200mV
Ø 默認(rèn)強度:100Ω 終端電阻
Ø 2 倍強度:50Ω 終端電阻
Ø 也支持 1.8V 并行 CMOS 接口
Ø 可編程增益支持 SNR/SFDR 平衡
Ø DC 偏移校正
Ø 支持低輸入時鐘幅度
Ø 封裝: QFN-48 (7mm × 7mm)
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